Ero Verilog ja VHDL



Verilog vs. VHDL

Verilog ja VHDL ovat laitteiston kuvaus kieliä, joita käytetään kirjoittaa ohjelmia mikrosiruja. Näitä kieliä käytetään elektronisia laitteita, jotka eivät jaa tietokoneeseen 's perusrakenteeseen. VHDL on vanhempi kahden ja perustuu Ada ja Pascal, siten perivät ominaisuuksia molemmista kielistä. Verilog on suhteellisen uusi, ja seuraa koodaus menetelmiä C-ohjelmointikieli.

VHDL on vahvasti kirjoitettu kieli, ja skriptejä, jotka eivät ole vahvasti kirjoitettu, eivät pysty keräämään. Vahvasti kirjoitettu kieli kuten VHDL ei salli sekoittumisen, tai toimintaa muuttujien eri luokissa. Verilog käyttää heikkoja tyypitys, joka on vastakohta voimakkaasti kirjoitettu kieli. Toinen ero on kyse herkkyys. Verilog isot ja pienet kirjaimet, ja ei tunnista muuttuja jos kyseessä käytetty ei ole yhdenmukainen, mitä se oli aikaisemmin. Toisaalta, VHDL ei ole merkitystä, ja käyttäjät voivat vapaasti vaihtaa tapauksessa niin kauan kuin merkit nimissä, ja järjestystä, pysyvät samana.

Yleensä Verilog on helpompi oppia kuin VHDL. Tämä johtuu osittain suosio C-kielellä, joten useimmat ohjelmoijat tuntevat yleissopimusten, joita käytetään Verilog. VHDL on hieman vaikea oppia ja ohjelmaa.

VHDL on etunaan paljon enemmän konstruktioita että tukea korkean tason mallinnus, ja se vastaa todellista laitteen toiminnan ollessa ohjelmoitu. Monimutkaiset tietotyypit ja pakkaukset ovat hyvin toivottavia ohjelmoitaessa iso ja monimutkaisia ​​järjestelmiä, jotka saattavat olla paljon toiminnallisia osia. Verilog ei ole mitään käsitystä paketteja, ja kaikki ohjelmointi on tehtävä yksinkertainen tietotyyppejä, joita tarjotaan ohjelmoija.

Lopuksi Verilog puuttuu kirjaston hallinnan ohjelmistoja ohjelmointikieliä. Tämä tarkoittaa, että Verilog ei salli ohjelmoijat laittaa tarvittavat moduulit erillisinä tiedostoina, joita kutsutaan laadittaessa. Suuret hankkeet Verilog saattaa päätyä suuri, ja vaikea jäljittää, tiedostoon.

Yhteenveto:



1. Verilog perustuu C, kun taas VHDL perustuu Pascal ja Ada.

2. Toisin kuin Verilog, VHDL on vahvasti kirjoitettu.

3. Ulike VHDL, Verilog isot ja pienet kirjaimet.

4. Verilog on helpompi oppia verrattuna VHDL.

5. Verilog on hyvin yksinkertainen tietotyyppejä, kun taas VHDL avulla käyttäjät voivat luoda monimutkaisempia tietotyyppejä.